IBM alcanza chips subnanométricos con transistores nanostack

¿Qué ha ocurrido?

IBM ha anunciado el desarrollo de una nueva tecnología de chips que denomina 'sub-1 nanometer chip technology', aunque en realidad no se trata de reducir las dimensiones físicas de los transistores por debajo de 1 nm. En su lugar, la compañía ha creado una arquitectura llamada 'nanostack', que apila transistores verticalmente (como un sándwich) para lograr una densidad de transistores cercana a los 100 mil millones en un chip del tamaño de una uña, casi el doble de la generación anterior. Según Jay Gambetta, director de IBM Research, esto representa 'un salto significativo, no solo un paso incremental'.

El anuncio, realizado en junio de 2026, se basa en años de investigación en empaquetado 3D y nuevas arquitecturas de transistores. A diferencia de los enfoques tradicionales que reducen el tamaño de los transistores (como los procesos de 3 nm o 2 nm de TSMC), IBM apuesta por la verticalidad: en lugar de hacer los transistores más pequeños, los apila en capas, aumentando la densidad sin necesidad de litografía extrema. Según el artículo de Ars Technica, la compañía afirma que esta arquitectura puede ofrecer las mejoras de rendimiento que se esperarían de un chip teórico con características físicas subnanométricas, pero sin los problemas de fabricación que ello conlleva.

¿Por qué es importante?

La industria de semiconductores enfrenta límites físicos en la miniaturización tradicional (ley de Moore). IBM demuestra que es posible seguir mejorando el rendimiento sin reducir el tamaño de los transistores, lo que abre una vía para extender la vida de la ley de Moore mediante empaquetado 3D y nuevas arquitecturas. Para los centros de datos de IA, esto se traduce en mayor capacidad de cómputo con menor consumo energético, un factor crítico dado el crecimiento explosivo de modelos de lenguaje y otras cargas de trabajo intensivas.

Históricamente, la ley de Moore ha impulsado la industria durante décadas, pero desde los 7 nm los avances se han vuelto más costosos y difíciles. IBM, que ya fue pionera en los procesos de 7 nm y 5 nm, ahora propone un cambio de paradigma: en lugar de escalar horizontalmente, escalar verticalmente. Esto no solo permite densidades mayores, sino que también reduce la distancia que las señales deben recorrer, mejorando la eficiencia energética. En un contexto donde los centros de datos de IA consumen cada vez más energía (se estima que para 2027 podrían representar el 2% del consumo global), cualquier mejora en eficiencia tiene un impacto significativo.

Consecuencias para la industria

• Fabricantes de chips: TSMC, Samsung e Intel deberán acelerar sus propias soluciones de apilamiento vertical para no quedarse atrás. TSMC ya ha anunciado su tecnología 3D Fabric, pero IBM claims que su nanostack supera en densidad a cualquier competidor actual. Intel, por su parte, está desarrollando su arquitectura Foveros, pero aún no alcanza las cifras de IBM. La carrera por el empaquetado 3D se intensifica, y las alianzas con fabricantes como Samsung podrían ser clave.
• Empresas de IA: Podrán entrenar modelos más grandes y complejos sin aumentar proporcionalmente el costo energético. Empresas como OpenAI, Google DeepMind y Meta, que ya operan clusters con decenas de miles de GPUs, se beneficiarán de chips con mayor densidad de transistores y menor consumo. Además, la tecnología podría permitir la ejecución de modelos de lenguaje de gran escala (LLMs) en tiempo real con menor latencia.
• Usuarios finales: Beneficios indirectos a través de servicios cloud más potentes y eficientes. Los avances en IA generativa, búsqueda y asistentes virtuales se volverán más rápidos y accesibles. Sin embargo, los consumidores no verán chips con nanostack en sus dispositivos móviles a corto plazo, ya que IBM se enfoca en servidores y mainframes.

Comparado con eventos anteriores, como el anuncio de IBM de un chip de 7 nm en 2015, este nuevo hito tiene un enfoque más arquitectónico que litográfico. En 2015, IBM demostró que era posible fabricar transistores de 7 nm, pero la comercialización tardó años. Ahora, la compañía apuesta por un cambio de paradigma que podría ser más disruptivo, pero también más complejo de implementar en masa. Se espera que los primeros chips basados en nanostack lleguen a los centros de datos de IBM Cloud en 2028, aunque Gambetta no confirmó fechas exactas.

¿Qué deben saber los lectores?

Esta tecnología no es un proceso litográfico subnanométrico real, sino un enfoque arquitectónico que logra densidades equivalentes. IBM planea integrarla en sus futuros chips para servidores y mainframes, pero aún no hay fecha de comercialización. Es un hito de I+D más que un producto inmediato. Además, la viabilidad de la fabricación en masa aún debe demostrarse: el apilamiento vertical de transistores requiere técnicas de fabricación precisas y puede aumentar la complejidad térmica. IBM afirma haber resuelto estos problemas con nuevos materiales y diseños de disipación de calor, pero los detalles son limitados.

En resumen, el anuncio de IBM es un recordatorio de que la innovación en semiconductores no se limita a reducir el tamaño de los transistores. El empaquetado 3D y las arquitecturas verticales podrían ser la clave para mantener el ritmo de avance en la era de la IA. Sin embargo, los lectores deben ser cautelosos: el camino desde el laboratorio hasta la producción masiva es largo y lleno de desafíos. Como señaló Gambetta, 'es un salto significativo', pero aún queda por ver si el salto aterriza en el mercado.

"No es solo un paso incremental, es un salto significativo" — Jay Gambetta, IBM Research.

Para más detalles, consulte el artículo original de Ars Technica (junio de 2026).